主査: 石井 忠俊 （インターデザイン・テクノロジー）
メール：ishii.tadatoshi＠interdesigntech.co.jp
副主査：近藤 浩一（東芝）
メール：koichi1.kondo＠toshiba.co.jp
ここ１−２年、SpecC設計技術が、大学や企業の研究者に理解され・浸透してきております。また、最近幾つかの具体事例紹介をユーザ様に発表して頂けるようになりました。今後は実用に供するための検討が重要になってきたと考えます。そこで、ユーザの立場でのシステムレベル設計ツールの検討を開催することにしました。
WG活動の概要(予定)
ユーザの立場でSpecC設計技術を取り巻く設計環境を議論し、SpecC設計技術の実用化に向けた要望をまとめたいと考えています。
具体的には、
１）SpecC設計技術と上流の設計環境 (UMLや各種SW設計手法等との連携)
２）SpecC設計技術のツール (UCIのSCE等)
３）SpecC設計技術と下流の設計環境 (論理合成ツールやRTOSとの連携)
などについて議論したいと考えています。
当面の活動予定
１）下流の設計環境の評価
STOCメンバーが、情報処理推進機構(IPA)の「2002年度重点領域情報技術開発事業」の支援をうけて開発しておりました、SpecC-Verilog/VHDL(RTL)相互自動変換ツール「SpecC-HDL
Converter」が完成致しました。これを設計環境WGのメンバー等に先行的に公開します。
このツールは最終的にはFREE/OPEN SOURCEとなる計画ですが、STOCの活動の一環として設計環境WGのメンバー等に先行的に公開し、メンバーの皆様に色々な形で
活用して頂く予定です。
設計環境WGの活動としては、このツールをベースに、C言語設計導入による設計改善案や、ツールの新しい使い道などを試行しながら、各種の実験・評価を行って、RTL設計へのC言語導入の可能性や論理合成結果の差、RTL資産の再活用等、色々な観点について議論していきたいと思います。
ツール自身の機能・性能評価、使い道検討、改善提案もドシドシ議論していきたいと思います。
２）UML設計環境とSpecC設計技術との連動ディスカッション
上流設計における設計手法は色々な議論が行われています。一方で上流設計手 法から既存の設計業務へのギャップが課題としてクローズアップされてきていま
す。本設計環境WGではSpecC設計手法をベースにこのギャップを如何に埋めて行くのが良いか、議論をしていきたいと思います。
３）当面の活動
・ メールベースでの議論。
・ ２ヶ月に一回程度のミーティング
・ 一年に一度の総括と成果報告
・ 展示会のSTOCブースでの発表等
メンバー募集中！！
設計環境WGの参加者を募集しております。ご参加のご希望者は主査の石井（ishii.tadatoshi＠interdesigntech.co.jp）までご連絡下さい。
下記の様な方をメンバーとして募集しております。
・設計モチーフを使った各種実験を行ってみたい方(モチーフは非公開でもOK)
・ツールの組合せで何が出来るか検討してみたい方
・その他、主旨にご興味のある方
実際にツールを使用して実験を行って結果をWG内に公表して頂ける方を望んでいます。尚、参加には原則としてSTOCのメンバー(学術メンバー＝会費無料でもOK)になって頂ければと思います。
| RTLの言語双方向自動変換ツールを使ってみませんか？ |
設計環境WGでは、メンバーに以下のツールを先行的に無償公開することにより、設計環境の議論を深めようと考えています。
SpecC言語とVHDL、及びSpecC言語とVerilog-HDLの間での双方向のRTLデータを自動変換するツールをWGメンバー等にバイナリーで先行無償公開します。
SpecC言語v2.0のコンパイラとシミュレーションエンジンもWGメンバーにバイナリーで先行無償公開します。
WGで一緒に色々な使い道を考えてみませんか？
例えば
同一のSpecC-RTL記述から VHDL, Verilog-HDL の両方を生成可能
⇒ C言語の知識だけハードウエア設計言語が使えます。
過去の資産を変換して、システムレベルシミュレーションに流用
⇒ C言語環境にて協調検証が出来ます。
新しいC言語ベースの設計環境の構築
⇒ 変換ツールはフリーソフト化を予定しており、様々な環境に応用が出来ます。
VHDL⇔VerilogのRTL相互変換が可能
